Translation of "Full adder" in German
The
output
OP
of
the
full
adder
FA3
is
connected
to
the
input
of
the
output
shift
register
OS1.
Der
Ausgang
des
Volladdierers
FA3
ist
mit
dem
Eingang
des
Ausgangsschieberegisters
OS1
verbunden.
EuroPat v2
Since
no
sum
or
carry
signals
are
supplied,
a
full
adder
is
not
required.
Da
keine
Summen-
oder
Übertragssignale
zugeführt
werden,
kann
ein
Volladdierer
entfallen.
EuroPat v2
The
output
of
gate
73
represents
the
inverted
carry
output
9
of
the
full
adder
3.
Der
Ausgang
von
73
stellt
dabei
den
invertierten
Übertragsausgang
9
des
Volladdierers
dar.
EuroPat v2
Register
Z
is
considered
to
be
a
component
of
the
full
adder
24.
Das
Register
Z
ist
als
Bestandteil
des
Volladdierers
24
aufzufassen.
EuroPat v2
Input
A
and
B
of
a
full
adder
both
represent
one-bit
binary
values.
Eingang
A
und
B
eines
Volladdierers
repräsentieren
je
eine
einstellige
Dualzahl.
ParaCrawl v7.1
The
two
output
values
of
the
highest-order
full
adder
VA4A
must
be
supplemented.
Beide
Ausgangswerte
des
höchstwertigen
Volladdierers
VA4A
müssen
ergänzt
werden.
EuroPat v2
This
is
possible
when
a
clock
period
corresponds
to
a
multiple
of
the
processing
time
of
a
full
adder
3.
Das
ist
dann
möglich,
wenn
eine
Taktperiode
einem
Vielfachen
der
Verarbeitungszeit
eines
Volladdierers
3
entspricht.
EuroPat v2
The
highest-order
full
adder
VA66
of
the
second
adder
row
R6
is
fed
two
mutually
inverted
input
signals.
Den
höchstwertigen
Volladdierer
VA66
der
zweiten
Addiererreihe
R6
werden
zwei
zueinander
invertierte
Eingangssignale
zugeführt.
EuroPat v2
Taking
this
assignment
into
account,
the
augend
input
se1
of
the
respective
full-adder
stage
vs
is
connected
to
the
sum
output
sa
of
the
cell
of
the
same
weight
in
the
next
to
the
last
row
of
the
multiplier
mw,
and
the
addend
input
se2
is
connected
to
the
carry
output
ca
of
the
next
lower-order
cell
in
the
next
to
the
last
row,
while
the
carry
input
ce
of
the
respective
full-adder
stage
is
fed
with
the
respective
digit
signal
of
the
third
binary
number
z;
of
these
digit
signals,
the
three
most
significant
ones,
zr,
z(r-1),
and
z(r-2),
are
shown.
Unter
Berücksichtigung
dieser
Zuordnung
ist
mit
dem
ersten
Summandeingang
se1
der
jeweiligen
Volladdierstufe
vs
der
Summenausgang
sa
der
Zelle
gleicher
Wertigkeit
in
der
vorletzten
Zeile
des
Multiplizierwerks
mw
verbunden
und
mit
dem
zweiten
Summandeingang
se2
der
Übertragsausgang
ca
der
Zelle
nächstniederer
Wertigkeit
in
der
vorletzten
Zeile,
während
dem
Übertragseingang
ce
der
jeweiligen
Volladdierstufe
das
entsprechende
Stellensignal
der
dritten
Binärzahl
z
zugeführt
ist,
von
denen
die
drei
höchstwertigen
zr,
z(r-1),
z(r-2)
gezeigt
sind.
EuroPat v2
The
output
signal
of
the
most
significant
full-adder
stage
vs
is
applied
directly
to
the
second
inputs
of
the
first
and
third
AND
elements
u1,
u3,
and
in
inverted
form
to
the
second
inputs
of
the
second
and
fourth
AND
elements
u2,
u4.
Dem
jeweils
zweiten
Eingang
des
ersten
und
des
dritten
UND-Glieds
u1,
u3
ist
das
Ausgangssignal
der
Volladdierstufe
vs
der
höchstwertigen
Stelle
direkt
bzw.
dem
jeweils
zweiten
Eingang
des
zweiten
und
des
vierten
UND-Glies
u2,
u4
invertiert
zugeführt.
EuroPat v2
This
partial
product
passes
through
an
additional
delay
circuit
dt,
which
is
controlled
by
the
half
clock
signal
clh,
and
is
applied
to
a
summation
input
of
a
full
adder
ad
whose
two
other
summation
inputs
receive
the
sum
signal
Si
and
the
carry
signal
Ci,
respectively,
from
the
preceding
partial
row
via
a
delay
circuit
dt
controlled
by
the
half
clock
signal
clh.
Dieses
Teilprodukt
wird
über
eine
vom
Halbtaktsignal
clh
gesteuerte
weitere
Verzögerungsschaltung
dt
auf
einen
Summationseingang
eines
Volladdierers
ad
gegeben,
dessen
beide
anderen
Summationseingänge
jeweils
über
eine
ebenfalls
vom
Halbtaktsignal
clh
gesteuerte
Verzögerungsschaltung
dt
mit
dem
Summensignal
Si
und
dem
Carry-Signal
Ci
aus
der
vorangehenden
Teilzeile
gespeist
sind.
EuroPat v2
An
AND
logic
means
72
is
also
provided,
the
first
signal
input
thereof
being
connected
to
the
output
of
the
fourth
register
cell,
the
second
signal
input
thereof
being
indirectly
connected
to
the
output
of
a
full
adder
VA
and
the
signal
output
thereof
being
connected
to
an
adder
ADD
whose
sum
output
is
connected
to
the
input
of
an
accumulator
ACC.
Außerdem
ist
eine
UND-Verknüpfungseinrichtung
&
vorgesehen,
deren
erster
Signaleingang
mit
dem
Ausgang
der
vierten
Registerzelle
verbunden
ist,
deren
zweiter
Signaleingang
mittelbar
mit
dem
Ausgang
eines
Volladdierers
VA
verbunden
ist
und
deren
Signalausgang
mit
einem
Addierer
ADD
verbunden
ist,
dessen
Summenausgang
mit
dem
Eingang
eines
Akkumulators
ACC
verbunden
ist.
EuroPat v2
A
second
input
74
of
the
full
adder
VA
is
charged
with
a
defined
potential,
preferably
grounded
potential
equal
to
logical
zero,
insofar
as
only
a
single
module
is
provided
for
a
neural
network.
Ein
zweiter
Eingang
des
Volladdierers
VA
ist
mit
einem
bestimmten
Potential,
vorzugsweise
Erdpotential
=
logisch
Null,
beaufschlagt,
sofern
für
ein
neuronales
Netz
nur
ein
einziger
Modul
vorgesehen
ist.
EuroPat v2
The
output
of
AND
gate
64
is
connected
to
the
connection
line
56
which
leads
to
an
input
of
the
full
adder
of
cell
Z23.
Der
Ausgang
von
64
ist
mit
der
Verbindungsleitung
56
beschaltet,
die
an
einen
Eingang
des
Volladdierers
von
Z23
geführt
ist.
EuroPat v2
The
full
adder
FA1,
the
inverter
IV1
and
the
register
ME1,
which
is
occupied
by
a
logical
one
as
the
initial
state,
are
provided
as
a
subtraction
device.
Als
Subtraktionseinrichtung
sind
der
Volladdierer
FA1,
der
Invertierer
IV1
sowie
das
mit
einer
logischen
Eins
als
Anfangszustand
belegte
Register
ME1
vorgesehen.
EuroPat v2
The
result
of
integration
is
then
multiplied
with
a
constant
factor
which
may
equal
three,
for
instance,
by
means
of
the
following
full
adder
FA3
and
the
register
ME3,
the
inverter
IV2,
and
the
two
delay
elements
DL1
and
DL2.
Das
Integrationsergebnis
wird
nun
mittels
des
nachfolgenden
Volladdierers
FA3
sowie
des
Registers
ME3,
des
Inverters
IV2
und
der
beiden
Verzögerungselemente
DL1
und
DL2
mit
einem
konstanten
Faktor,
der
beispielsweise
gleich
Drei
ist,
multipliziert.
EuroPat v2
The
adder
unit
ADU1,
like
two
further
adder
units
ADU2
and
ADU3,
each
include
one
full
adder
and
one
memory
element,
which
are
wired
to
one
another
in
the
manner
shown
in
FIG.
1.
Die
Addiereinrichtung
ADU1
besteht
ebenso
wie
zwei
weitere
Addiereinrichtungen
ADU2
und
ADU3
aus
jeweils
einem
Volladdierer
und
einem
Speicherelement,
die
in
der
aus
Figur
1
bekannten
Weise
miteinander
verschaltet
sind.
EuroPat v2