Translation of "Row decoder" in German
The
row
decoder
then
activates
the
corresponding
word
line.
Der
Zeilendecoder
aktiviert
daraufhin
die
entsprechende
Wortleitung.
EuroPat v2
Moreover,
a
control
signal
A
is
fed
to
the
row
decoder
RDEC.
Außerdem
wird
dem
Zeilendecoder
RDEC
ein
Steuersignal
A
zugeführt.
EuroPat v2
The
write/read
signal
RWQ
must
be
supplied
to
the
row
decoder
ZD
in
the
SRAM
architecture.
Dem
Zeilendekoder
ZD
muß
in
der
SRAM-Architektur
das
Schreib-Lese-Signal
RWQ
zugeführt
werden.
EuroPat v2
At
least
the
row
address
decoder
4
must
have
memory
characteristics
because
of
the
address
input
operations
which
are
consecutive
in
time
for
row
and
column.
Mindestens
der
Zeilenadressendecoder
4
muß
wegen
der
zeitlich
aufeinanderfolgenden
Adresseneingabe
für
Zeile
und
Spalte
Speichereigenschaften
besitzen.
EuroPat v2
The
setting
information
is
provided
by
a
processor
P,
not
shown,
to
a
column
decoder
Dx
and
a
row
decoder
Dy.
Die
Setzinformation
liefert
ein
nicht
dargestellter
Prozessor
P
an
einen
Spaltendekoder
Dx
und
einen
Zeilendekoder
Dy.
EuroPat v2
The
invention
preferably
involves
an
integrated
semiconductor
memory
matrix
which
is
provided
with
a
row
address
decoder
as
well
as
with
a
column
address
decoder.
Vorzugsweise
handelt
es
sich
bei
der
Erfindung
um
eine
integrierte
Halbleiterspeichermatrix,
die'
sowohl
mit
einem
Zeilen-Adreßdekoder
als
auch
mit
einem
Spalten-Adreßdekoder
versehen
ist.
EuroPat v2
In
cases
where
a
column
or
a
block
decoder
is
provided
for
distinguishing
several
storage
bytes
along
one
row
then,
these
decoders
may
also
be
provided
with
even/odd
selecting
capability
analogous
with
the
aforedescribed
design
of
the
row
decoder.
Ist
ein
Spalten-
oder
auch
Blockdekoder
zur
Unterscheidung
mehrerer
Speicherbytes
entlang
einer
Zeile
vorgesehen,
so
kann
analog
zu
der
Auslegung
des
Zeilendekoders
entsprechend
der
Erfindung
auch
bei
diesen
Dekodern
eine
Auswahlmöglichkeit
gerade/ungerade
vorgesehen
werden.
EuroPat v2
Accordingly,
in
an
electrically
programmable
memory
matrix
according
to
the
invention,
upon
application
of
a
logic
low
or
"L"
TEST
signal
to
E2
and
the
following
programming
operation,
there
is
effected
a
simultaneous
programming
of
several
memory
rows
with
the
same
bit
pattern
along
each
row,
when
the
respective
outputs
of
the
row
decoder
Dz
conduct
the
programming
potential
Vp.
In
einer
elektrisch
programmierbaren
Speichermatrix
nach
der
Erfindung
erfolgt
somit
bei
Anlegen
des
Signals
TEST
gleich
L
en
E2
und
folgenden
Programmiervorgang
eine
gleichzeitige
Programmierung
mehrerer
Speicherzeilen
mit
demselben
Bitmuster
entlang
jeder
Zeile,
wenn
die
betreffenden
Ausgänge
des
Zeilendekoders
Dz
das
Programmierpotential
Vp
führen.
EuroPat v2
Address
lines
leading
from
the
row
decoder
61
to
the
memory
7
are
also
connected
through
a
further
or
second
selection
unit
13
to
the
address
control
unit
4.
Die
vom
Zeilendekoder
61
zum
Speicher
7
führenden
Adreßleitungen
sind
über
eine
weitere
Auswahllogik
13
ebenfalls
mit
der
Adreß-Kontolleinheit
4
verbunden.
EuroPat v2
This
information
is
used
to
make
the
sources
6
of
all
those
columns
which
are
associated
with
lower
column
lines
completely
active
and
independent
of
the
condition
of
the
row
decoder
2,
while
the
source
of
those
columns
which
have
higher
significance
cannot
be
activated.
Diese
Information
wird
dazu
benützt
die
Quellen
6
aller
derjenigen
Spalten,
die
niedrigeren
Spaltenleitungen
zugeordnet
sind,
vollständig
aktiv
und
unabhängig
vom
Zustand
des
Zeilendekoders
2
zu
halten,
während
die
Quellen
derjenigen
Spalten,
die
höherwertiger
sind,
nicht
aktiviert
werden
können.
EuroPat v2
The
information
from
the
row
decoder
2
and
the
column
decoder
3
is
therefore
interlinked
with
the
additional
information
at
the
matrix
point
5
to
form
a
control
signal
for
the
individual
source
6.
Die
Information
des
Zeilendekoders
2
und
des
Spaltendekoders
3
wird
also
mit
der
zusätzlichen
Information
im
Matrixpunkt
5
zu
einem
Steuersignal
für
die
Einzelquelle
6
logisch
verknüpft.
EuroPat v2
A
further
saving
of
area
with
a
simultaneous
satisfactory
suppression
of
the
overvoltage
peaks,
is
achieved
by
saving
input
lines
by
tying
together
matrix
elements
5
according
to
the
weighting
and
the
row
decoder.
Durch
die
Einsparung
von
Eingangsleitungen
durch
Zusammenfassung
vom
Matrixelementen
5
entsprechend
der
Gewichtung
und
des
Zeilendekoders
wird
eine
weitere
Flächenersparnis
bei
gleichzeitig
zufriedenstellender
Unterdrückung
der
Überspannungsspitzen
erreicht.
EuroPat v2
During
the
active
reading,
writing
and
erasing
modes
of
operation,
all
outputs
of
the
row
decoder
Dz,
with
the
exception
of
one
selected
output,
are
connected
to
a
potential
Vo
corresponding
to
a
"low
level."
Bei
der
aktiven
Lese-,
Schreib-
und
Lösch-Betriebsart
liegen
alle
Ausgänge
des
Zeilendekoders
Dz
bis
auf
einen
ausgewählten
Ausgang
auf
ein
Potential
Vo
entsprechend
einem
"Tiefpegel".
EuroPat v2
The
gates
of
the
w.b=m
selection
FET's
of
each
row
are
connected
via
a
common
row
selection
line
to
each
time
one
of
n
outputs
of
a
row
decoder.
Die
Gates
der
w.b=m
Auswahltransistoren
jeder
Zeile
sind
über
eine
gemeinsame
Zeilenwahlleitung
mit
je
einem
von
n
Ausgängen
eines
Zeilendekoders
verbunden.
EuroPat v2
As
a
rule,
it
is
completely
sufficient
to
design
either
the
row
decoder
Dz
or
the
block
decoder
Db
in
accordance
with
the
invention,
and
to
divide
it
in
two
parts
with
associated
circuitry
in
order
thus
to
block
subsequent
programming
following
an
initial
programming
operation
which
might
take
place,
for
example,
for
balancing
a
television
receiver.
Im
allgemeinen
ist
es
völlig
ausreichend,
entweder
den
Zeilendekoder
Dz
oder
den
Blockdekoder
Db
entsprechend
der
Erfindung
zu
teilen
und
auszubilden,
um
ein
Programmieren
nach
einem
Programmiervorgang,
der
beispielsweise
zum
Abgleich
eines
Fernsehempfängers
erfolgen
könnte,
zu
blockieren.
EuroPat v2
The
invention
relates
to
a
memory
matrix
in
which
there
is
provided
at
least
one
of
the
aforementioned
decoders
(block
decoder
or
row
decoder).
Die
Erfindung
bezieht
sich
auf
eine
Speichermatrix,
bei
der
mindestens
einer
der
genannten
Dekoder
(Blockdekoder,
Zeilendekoder)
vorhanden
ist.
EuroPat v2
The
row
decoder
Dz
is
finally
provided
with
three
voltage
supply
terminals
to
which
the
voltages
or
potentials
necessary
for
operating
the
memory
matrix
are
applied.
Der
Zeilendekoder
Dz
weist
schließlich
zur
Spannungversorgung
drei
Anschlüsse
auf,
an
die
die
zum
Betrieb
der
Speichermatrix
erforderlichen
Spannungen
bzw.
Potentiale
angelegt
werden.
EuroPat v2
As
is
generally
customary,
the
RAM
also
has
a
row
decoder
for
decoding
row
addresses
and
for
addressing
corresponding
word
lines.
Wie
allgemein
üblich,
weist
das
RAM
auch
einen
Zeilendecoder
zum
Decodieren
von
Zeilenadressen
und
zum
Adressieren
von
entsprechenden
Wortleitungen
auf.
EuroPat v2
In
the
case
of
the
invention,
the
third
clock
signal
makes
it
possible
to
distinguish
between
column
addresses
which
are
situated
on
the
first
column
address
bus
and
are
to
be
supplied
to
the
column
decoder
subject
to
the
first
clock
signal,
and
row
addresses
which
are
situated
on
the
first
column
address
bus
and
are
to
be
supplied
to
the
row
decoder
subject
to
the
third
clock
signal.
Bei
der
Erfindung
wird
durch
das
dritte
Taktsignal
ermöglicht,
auf
dem
ersten
Spaltenadreßbus
anliegende
Spaltenadressen,
die
in
Abhängigkeit
vom
ersten
Taktsignal
dem
Spaltendecoder
zuzuführen
sind,
von
auf
dem
ersten
Spaltenadreßbus
anliegenden
Zeilenadressen,
die
in
Abhängigkeit
des
dritten
Taktsignals
dem
Zeilendecoder
zuzuführen
sind,
zu
unterscheiden.
EuroPat v2
Whereas,
in
other
exemplary
embodiments
of
the
invention,
it
is
possible
to
supply
the
row
addresses
to
the
row
decoder
RDEC
via
a
separate
row
address
bus,
which
means
that
a
total
of
three
address
buses
(namely
two
column
address
buses
and
a
row
address
bus)
are
required,
the
exemplary
embodiment
shown
in
FIG.
1
advantageously
has
only
two
address
buses
in
all
(namely
the
two
column
address
buses
CADR
1
and
CADR
2).
Während
es
bei
anderen
Ausführungsbeispielen
der
Erfindung
möglich
ist,
die
Zeilenadressen
dem
Zeilendecoder
RDEC
über
einen
separaten
Zeilenadreßbus
zuzuführen,
wodurch
insgesamt
drei
Adreßbusse
(nämlich
zwei
Spaltenadreßbusse
und
ein
Zeilenadreßbus)
benötigt
werden,
sind
beim
Ausführungsbeispiel
in
Figur
1
günstigerweise
insgesamt
nur
zwei
Adreßbusse
(nämlich
die
beiden
Spaltenadreßbusse
CADR1
und
CADR2)
vorhanden.
EuroPat v2
At
a
first
instant
t
1,
the
third
clock
signal
CLK
3
in
FIG.
2
is
briefly
at
a
high
level,
so
that
a
row
address
applied
to
the
address
inputs
ADR
at
this
instant
is
transferred
to
the
row
decoder
RDEC
via
the
first
column
address
bus
CADR
1
and
the
third
transfer
gate
T
3
.
Zu
einem
ersten
Zeitpunkt
t1
weist
das
dritte
Taktsignal
CLK3
in
Figur
2
kurzzeitig
einen
hohen
Pegel
auf,
so
daß
eine
zu
diesem
Zeitpunkt
an
den
Adreßeingängen
ADR
anliegende
Zeilenadresse
über
den
ersten
Spaltenadreßbus
CADR1
und
das
dritte
Transfergate
T3
zum
Zeilendecoder
RDEC
übertragen
wird.
EuroPat v2
Since
the
word
line
WL
addressed
initially
at
the
instant
t
1
by
the
row
decoder
RDEC
remains
activated
for
the
whole
time,
subsequently
supplying
the
first
column
address
and
the
second
column
addresses
to
the
column
decoder
CDEC
means
that
a
respective
data
item
can
be
read
from
(Dr
written
to
the
memory
in
the
manner
described.
Da
die
anfangs
zum
Zeitpunkt
t1
durch
den
Zeilendecoder
RDEC
adressierte
Wortleitung
WL
die
ganze
Zeit
aktiviert
bleibt,
kann
auf
die
beschriebene
Weise
durch
nachfolgende
Zuführung
der
ersten
Spaltenadresse
und
der
zweiten
Spaltenadressen
zum
Spaltendecoder
CDEC
jeweils
ein
Datum
aus
dem
Speicher
ausgelesen
oder
in
ihn
hineingeschrieben
werden.
EuroPat v2