Translation of "Clock edge" in German

At the adder's input a tuple ai, bi appears at each rising clock edge.
Am Eingang erscheint mit jeder steigenden Taktflanke ein Tupel ai, bi .
ParaCrawl v7.1
At the next rising clock edge, the count value is decremented.
Mit der nächsten steigenden Taktflanke wird der Zählerstand dekrementiert.
EuroPat v2
Thus, the D flip-flop 401 a takes over the input with a rising clock edge to the output.
Damit übernimmt das D-Flip-Flop 401a den Eingang bei steigender Taktflanke auf den Ausgang.
EuroPat v2
Furthermore, each failing clock edge (re-)triggers the monostable flip-flop.
Weiterhin (re)triggert jede fallende Taktflanke die monostabile Kippstufe.
EuroPat v2
The next data bit DB is provided with each further rising clock edge.
Mit jeder weiteren steigenden Taktflanke wird das nächste Datenbit DB bereitgestellt.
EuroPat v2
Alternatively, a negative clock edge can also be interpreted as a close-switch signal.
Alternativ kann auch eine negative Taktflanke als Schalter-zu-Signal interpretiert werden.
EuroPat v2
In this case, the descending clock pulse edge may be used to scan the output signal of the unity-gain amplifier.
In diesem Fall könnte die fallende Taktflanke verwendet werden, um das Ausgangssignal des Spannungsfolgers abzutasten.
EuroPat v2
In this case, the falling clock edge could be used to sample the output signal of the voltage follower.
In diesem Fall könnte die fallende Taktflanke verwendet werden, um das Ausgangssignal des Spannungsfolgers abzutasten.
EuroPat v2
In a synchronous logic, the circuit is susceptible to disturbances by SETs only during the clock edge.
Bei synchroner Logik, ist die Schaltung nur während der Taktflanke anfällig für Störungen durch SETs.
ParaCrawl v7.1
The first transition of the interpretation signal KF1 from the logic value "0" to the logic value "1," lies shortly before a rising edge of the sampling clock pulse PT (by contrast, the corresponding transition of the delayed signal KF1* at the information input D1 lies shortly after the rising clock pulse edge.
Der erste Übergang des Bewertungssignals KF1 vom logischen Wert "Null" auf den logischen Wert "1" liegt kurz vor einer ansteigenden Flanke des Abfragetaktes PT, der entsprechende Übergang des verzögerten Signals KF1 * am Informationseingang D1 dagegen kurz nach der ansteigenden Taktflanke.
EuroPat v2
In the case of the following rising clock pulse edge, the first flip-flop 12 is, indeed, set, but is immediately again reset, because the interpretation signal KF1 disappears again.
Bei der nachfolgenden ansteigenden Taktflanke wird das erste Flipflop 12 zwar gesetzt, aber umgehend wieder zurückgesetzt, weil das Bewertungssignal K F 1 wieder verschwindet.
EuroPat v2
The third transition of the interpretation signal KF1 from "0" to "1" is located before a rising edge of the sampling clock pulse PT in such a manner that the corresponding transition of the signal KF1* at the input D1 of the first flip-flop 12, which signal has been delayed in the delay element 11 by less than half a clock pulse period, takes place just barely prior to the clock pulse rising edge.
Der dritte Übergang des Bewertungssignals KF1 von "O" auf "1" ist so vor eine ansteigende Flanke des Abfragetaktes PT gelegt, daß der entsprechende Übergang des im Verzögerungsglied 11 um weniger als eine halbe Taktperiode verzögerten Signals KF1 * am Eingang D1 des ersten Flipflops 12 gerade eben noch vor dem Taktflankenanstieg erfolgt.
EuroPat v2
This can lead to errors in the evaluation of the flip-flop outputs after the occurrence of the triggering clock frequency edge.
Dies kann bei einer Auswertung der Flip-Flop-Ausgänge kurz nach dem Auftreten der triggernden Taktflanke zu Fehlern führen.
EuroPat v2
As soon as a clock pulse (edge of logical "1" to logical "0") occurs the voltage of logical "1" applied to input D is taken up by the memory.
Sobald am Eingang T des Speichers SP7 ein Taktimpuls (Flanke von logisch "l" auf logisch "0") auftritt, wird die am Eingang D anliegende Spannung von logisch "1" in den Speicher übernommen.
EuroPat v2
The readjustment is effected so that one edge of the symmetrical clock signal coincides with the zero crossings or extreme value of the color synchronizing signal, respectively, so that the other clock signal edge is located at 45°, 135° etc. of the color synchronizing signal.
Dabei erfolgt die Nachregelung derart, daß die eine Flanke des symmetrischen Taktsignals mit den Nulldurchgängen bzw. Extremwerten des Farbsynchronsignals zusammenfällt, so daß die andere Taktsignalflanke bei 45°, 135° usw. des Farbsynchronsignals liegt.
EuroPat v2
No change of state occurs in the PDM signal pm at the instant t4 during the jittering clock-signal edge.
Im Gegensatz dazu findet zum Zeitpunkt t4 während der verjitterten Taktsignalflanke kein Wechsel des PDM-Signals pm statt.
EuroPat v2
This is the time interval preceding and succeeding the clock pulse edge whereby the data is to be transferred into the register.
Es handelt sich dabei um die Zeitintervalle vor und nach derjenigen Taktflanke, mit der die Daten in das Register übernommen werden sollen.
EuroPat v2
As mentioned above, the input data of the second register may not be modified in the time interval during which a clock pulse edge of the second clock signal occurs with which new data is transferred to the second register.
Wie oben beschrieben, dürfen einerseits die Eingangsdaten des zweiten Registers während des Zeitintervalls nicht geändert werden, in dem eine Taktflanke des zweiten Taktsignals auftritt, mit der neue Daten in das zweite Register übernommen werden.
EuroPat v2
In the case of the following rising clock pulse edge, the first flip-flop 12 is, indeed, set, but is immediately again reset, because the interpretation signal KF1 disappears again. (KF1?1).
Bei der nachfolgenden ansteigenden Taktflanke wird das erste Flipflop 12 zwar gesetzt, aber umgehend wieder zurückgesetzt, weil das Bewertungssignal KF1 wieder verschwindet (KF1?1).
EuroPat v2
The output signals of the non-inverting output Q of the first D-flip-flop FF1 and of the inverting output Q of the second D-flip-flop FF2 are combined with the gate G2, so that a 1-pulse appears at the output C2 of the second gate G2 with the appearance of the logical 1 at the non-inverting output of the first D-flip-flop FF1, this 1-pulse lasting until the beginning of the second clock edge after the appearance of the pulse for code error overlaying CFE.
Vom Gatter G2 werden die Ausgangssignale des nichtinvertierenden Ausgangs Q des ersten D-Flip-Flops FF1 und des invertierenden Ausganges Z2 des zweiten D-Flip-Flops FF2 zusammengefaßt, so daß mit dem Erscheinen der logischen 1 am nichtinvertierenden Ausgang des ersten D-Flip-Flops FF1 ein 1-Impuls am Ausgang C2 des zweiten Gatters G2 erscheint, der bis zum Beginn der zweiten Taktflanke nach dem Auftreten des Impulses zur Codefehlereinblendung CFE andauert.
EuroPat v2

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